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Internal Buses
Y memory data bus for carrying Y data throughout the core
Program address bus for carrying program memory addresses throughout the core
X memory address bus for carrying X memory addresses throughout the core
Y memory address bus for carrying Y memory addresses throughout the core.
The block diagram in Figure 1-1 illustrates these buses among other components. All internal
buses on the DSP56300 family members are 24-bit buses. The program data bus is also a 24-bit
bus.
3
16
6
6
Memory Expansion Area
Enhanced
Program
SCI
Interface
Triple
Timer
Host ESSI
Interface Interface
HI08
Filter
Co-
processor
EFCOP
RAM
32K × 24 or
(Program
RAM
31K × 24 and
Instruction
X Data
RAM
48K × 24
Y Data
RAM
48K × 24
Peripheral
Expansion Area
Cache
1024 × 24)
Address
Generation
Unit
Six Channel
YAB
XAB
PAB
DAB
External
Address
Bus
Switch
18
Address
DMA Unit
Bootstrap
ROM
24-Bit
DSP56300
Core
External
Bus
Interface
and
I - Cache
Control
13
Control
DDB
Internal
Data
Bus
Switch
YDB
XDB
PDB
GDB
External
Data
Bus
Switch
24
Data
Power
Clock
Gen-
erator
PLL
Program
Interrupt
Controller
Program
Decode
Controller
Program
Address
Generator
Data ALU
24 × 24+56 → 56-bit MAC
Two 56-bit Accumulators
Mngmnt.
JTAG
OnCE?
5
DE
56-bit Barrel Shifter
EXTAL
XTAL
RESET
PINIT/NMI
2
MODA/IRQA
MODB/IRQB
MODC/IRQC
MODD/IRQD
Figure 1-1. DSP56311 Block Diagram
Note:
See Section 1.6.6 , Internal Memory , on page 1-9 for memory size details.
DSP56311 User’s Manual, Rev. 2
Freescale Semiconductor
1-11
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